Arria® V FPGA и SoC FPGA
Семейство Arria® V FPGA обеспечивает наибольшую пропускную способность при минимальном общем энергопотреблении для систем среднего уровня, в том числе дистанционных радиоузлов, линейных карт 10G/40G и широковещательного студийного оборудования. Всего доступно пять целевых вариантов, включая варианты SoC с двухъядерным аппаратным процессором ARM* Cortex*-A9 (HPS), обеспечивающим наилучшее соответствие требованиям к производительности, энергопотреблению и интеграции.
Также см. разделы: Arria® V FPGA ПО для проектирования, Магазин проектов, Файлы для загрузки, Сообщество и Поддержка
Arria® V FPGA и SoC FPGA
Вариации в пределах семейства
| Характеристика | Arria® V GZ FPGA | Arria® V GT FPGA | Arria® V GX FPGA | Arria® V ST SoC | Arria® V SX SoC |
|---|---|---|---|---|---|
| ALMs (K) | 170 | 190 | 190 | 174 | 174 |
| DSP с переменной точностью | 1139 | 1156 | 1156 | 1068 | 1068 |
| Блоки M20K | 1700 | Звук | Звук | Звук | Звук |
| Блоки M10K | Звук | 2414 | 2414 | 2282 | 2282 |
| Скорость интерфейса памяти DDR3 | 800 МГц | 667 МГц | 667 МГц | 667 МГц | 667 МГц |
| Контроллеры для памяти | Звук | 4 | 4 | 4 | 4 |
| Трансиверы (Гбит/с) | 12,5 Гбит/с | 10,3125 | 6,5536 | 10,3125 | 6,5536 |
| Усиленный блок IP-ядра PCI Express® (PCIe*) поколения 3/2/1 | 1 | Звук | Звук | Звук | Звук |
| Усиленные блоки IP-ядра PCIe* поколения 2/1 | Звук | 2 | 2 | 2 | 2 |
| Безопасность проектирования | x | x | x | x | x |
| Уменьшение количества однократных сбоев (SEU) | x | x | x | x | x |
Архитектура Arria® V
Гибкие трансиверы
Если вам требуется любое количество каналов трансиверов, вплоть до 36, ИС Arria® V FPGA помогут вам создать решения, соответствующие вашим требованиям к производительности и энергопотреблению, и получить именно то, что вам нужно. Гибкие тактовые импульсы, превосходная целостность сигнала (SI), трансиверы с минимальным энергопотреблением и самое большое количество трансиверов — лишь несколько аспектов, показывающих, что ИС Arria® V FPGA разработаны для решений с высокой скоростной способностью и требованиями к низкому энергопотреблению.
Каждый трансивер ИС Arria® V FPGA состоит из подуровней PMA/PCS и усиленных блоков IP-ядер с гибкостью тактовых импульсов и увеличенным количеством независимых каналов. Каждый канал имеет полноценные уровни PMA и PCS, а также выделенный контур PLL CDR для аналогового приема. Чтобы разработчикам было проще добиться скорости трансивера до 12,5 Гбит/с, использовать 40-дюймовые объединительные платы и применять интерфейс PCIe* поколения 3, ИС Arria® V GZ предлагают ряд дополнительных возможностей.
*Примечание. В версиях Arria® V GX и GT отсутствует поддержка Adaptive LinearEQ, EyeQ, PCIe* поколения 3 и отдельных усиленных IP-ядер, присутствующая в версии Arria® V GZ.
Оптимизированы для низкого энергопотребления и снижения расходов на систему
- Один канал пропускной способностью 10,3125 Гбит/с потребляет менее 165 мВт мощности.
- Один канал пропускной способностью 12,5 Гбит/с потребляет менее 200 мВт мощности.
| Характеристики | Arria® V GZ | Arria® V GT | Arria® V GX |
|---|---|---|---|
| Максимальное количество трансиверов | 36 | 36 | 36 |
| Трансиверы с поддержкой объединительной платы 12,5 Гбит/с | x | Звук | Звук |
| Трансиверы пропускной способностью 10,3125 Гбит/с для решений SFF-8431 | x | x | Звук |
| Трансиверы с поддержкой объединительной платы 6,375 Гбит/с | x | x | x |
| Непрерывное линейное выравнивание — четырехступенчатое линейное выравнивание на приемнике | x | Звук | Звук |
| Выравнивание обратной связи по принятию решений — 5-ступенчатый цифровой эквалайзер на приемнике | x | Звук | Звук |
| Адаптивное выравнивание — автоматическая регулировка выравнивания | x | Звук | Звук |
| Линейный эквалайзер | Звук | x | x |
| Предварительное усиление выравнивания на стороне передачи (4 ступени) | x | Звук | Звук |
| Предварительное усиление выравнивания на стороне передачи (3 ступени) | Звук | x | x |
| ФАПЧ передачи на кольцевом генераторе | x | x | x |
| ФАПЧ на LC-генераторе | x | Звук | Звук |
| Встроенные приборы (монитор глаза данных EyeQ) | x | Звук | Звук |
Блок DSP с переменной точностью
Мы разработали первый в отрасли блок обработки цифровых сигналов с переменной точностью (DSP) для соответствия требованиям высокоточной обработки сигналов. Этот встроенный блок, используемый в блоках DSP ИС Stratix® V, Arria® V и Cyclone® V FPGA на базе 28-нанометрового технологического процесса, позволяет настраивать каждый блок во время компиляции в 18-битном режиме или в режиме высокой точности.
С блоком DSP переменной точности ИС Arria® V и Cyclone® V FPGA поддерживают разные уровни точности для каждого блока от 9 бит х 9 бит до одинарной точности операций с плавающей запятой (умножение дробной части) в одном блоке DSP. Это освобождает вас от ограничений архитектуры FPGA, позволяя использовать оптимальную точность на каждом этапе пути данных DSP. Вы также сможете воспользоваться преимуществами повышенной производительности, пониженного энергопотребления и пониженных архитектурных ограничений.
Блоки DSP с переменной точностью в ИС Arria® V и Cyclone® V FPGA оптимизированы для следующих улучшений:
- 108 вводов, 74 вывода.
- Режим умножения 18x19, позволяющий предварительному сумматору использовать два 18-битных ввода.
- Опциональный второй накопитель (регистр обратной связи) для сложной последовательной фильтрации.
- Два независимых множителя 18x19.
- Нет ограничения использования аппаратного предварительного сумматора и внешних коэффициентов в 18-битном режиме.
Диапазон точности множителя ИС Arria® V и Cyclone® V FPGA в режимах с одним или несколькими блоками
Множители ИС Arria® V и Cyclone® V FPGA в режиме с одним блоком
| Количество множителей | Точность множителя |
|---|---|
| Три независимых множителя | 9x9 |
| Два множителя в режиме суммирования | 18x19 |
| Два независимых множителя | 18x19 |
| Один независимый асимметричный множитель | 18x36 (требует дополнительной логики за пределами блока DSP) |
| Один независимый высокоточный множитель | 27x27 |
Множители ИС Arria® V и Cyclone® V FPGA в режиме с несколькими блоками
| Тип множителей | Требуемое количество блоков |
|---|---|
| Один независимый множитель 36x36 | 2 (требует дополнительной логики за пределами блока DSP) |
| Один независимый множитель 54x54 | 4 (требует дополнительной логики за пределами блока DSP) |
| Один сложный множитель 18x18 | 2 |
| Один сложный множитель 18x25 | 4 (требует дополнительной логики за пределами блока DSP) |
| Один сложный множитель 18x36 | 4 (требует дополнительной логики за пределами блока DSP) |
| Один сложный множитель 27x27 | 4 |
Каскадная шина
Во всех режимах используется 64-битный накопитель, и каждый блок DSP с переменной точностью имеет 64-битную каскадную шину, позволяющую реализовать еще большую точность обработки сигналов благодаря каскадному соединению нескольких блоков на выделенной шине.
Архитектура DSP с переменной точностью сохраняет обратную совместимость. Она эффективно поддерживает существующие 18-битные решения, использующие DSP, включая обработку видео в высоком разрешении, цифровое преобразование с повышением или понижением точности, фильтрацию на разных скоростях и т. д.
Аппаратная процессорная система SoC FPGA
Intel® FPGA с системой SoC интегрируют аппаратную процессорную систему (HPS) на базе ARM*, состоящую из процессора, периферийных устройств и интерфейсов памяти, с коммутационной сетью FPGA, использующей внутренние соединения с высокой пропускной способностью. ИС Arria® V SoC FPGA позволяют уменьшить энергопотребление системы, расходы на систему и размеры платы и при этом повысить производительность системы благодаря интеграции отдельного процессора, FPGA и функций обработки цифровых сигналов (DSP) в одну настраиваемую пользователем интегрированную систему на микросхеме (SoC) на базе архитектуры ARM*. Интегрированные системы SoC предлагают оптимальное сочетание усиленных IP-ядер, дающее преимущества производительности и энергосбережения в сочетании с гибкостью программируемой логики.
Функции HPS
- Каждое ядро процессора включает:
- 32 КБ кэш-памяти 1-го уровня для команд, 32 КБ кэш-памяти 1 уровня для данных
- Блок операций с плавающей запятой с одинарной и двойной точностью и медиа-ядро NEONTM
- Технологию отладки и трассировки CoreSight™
- 512 КБ общей кэш-памяти 2 уровня с поддержкой кода коррекции ошибок (ECC)
- 64 КБ сверхоперативной памяти с поддержкой ECC
- Контроллер SDRAM на несколько портов с поддержкой памяти DDR2, DDR3 и LPDDR2 и с опциональной поддержкой ECC
- 8-канальный контроллер прямого доступа к памяти (DMA)
- Флэш-контроллер QSPI
- Флэш-контроллер NAND с DMA
- Контроллер SD/SDIO/MMC с DMA
- 2 контроллера MAC x 10/100/1000 Ethernet с DMA
- 2 контроллера USB OTG с DMA
- 4 контроллера I2C
- 2x UART
- 2 главных периферийных устройства SPI, 2 подчиненных периферийных устройства SPI
- До 134 вводов-выводов общего назначения (GPIO)
- 7 таймеров общего назначения
- 4 сторожевых таймера
Высокоскоростная внутренняя магистраль HPS-FPGA
Хотя HPS и FPGA могут работать независимо друг от друга, они тесно связаны через высокоскоростную систему внутренних соединений на базе высокопроизводительных мостов шины ARM* AMBA* AXI. Главные IP-устройства шины в коммутационной сети FPGA имеют доступ к подчиненным устройствам шины HPS через внутреннее соединение FPGA-HPS. Главные устройства шины HPS имеют доступ к подчиненным устройствам шины в коммутационной сети FPGA через мост HPS-FPGA. Оба моста соответствуют требованиям AMBA AXI-3 и поддерживают одновременные транзакции чтения и записи. Дополнительный 32-битный облегченный мост HPS-FPGA обеспечивает взаимодействие между системой HPS и коммутационной сетью FPGA через интерфейс с низкой задержкой. До шести главных устройств FPGA могут использовать контроллер HPS SDRAM совместно с процессором. Кроме того, процессор можно использовать для настройки коммутационной сети FPGA с программном управлении через выделенный 32-битный порт конфигурации.
- HPS-FPGA: настраиваемый 32-, 64- или 128-битный интерфейс AMBA AXI, оптимизированный для высокой пропускной способности
- FPGA-HPS: настраиваемый 32-, 64- или 128-битный интерфейс AMBA AXI, оптимизированный для высокой пропускной способности
- Облегченный HPS-FPGA: 32-битный интерфейс AMBA AXI, оптимизированный для низкой задержки
- Контроллер FPGA-HPS SDRAM: настраиваемые интерфейсы с 6 командными портами, четырьмя 64-битными портами для чтения данных и четырьмя 64-битными портами для записи данных
- ~32-битный менеджер конфигурации FPGA
Семейство ИС Arria® V FPGA на базе 28-нанометрового технологического процесса включает системы FPGA с самым низким энергопотреблением и самой высокой пропускной способностью для решений средней категории, включая дистанционные радиоузлы, линейные карты 10G/40G и студийные устройства микширования. Широкий ассортимент из пяти вариантов устройств позволяет проектировщикам подобрать решение, которое будет оптимально соответствовать их требованиям по цене, производительности и энергопотреблению. В таблицах ниже приведен обзор семейства Arria® V FPGA и SoC и вариантов корпусов.
Поддержка температуры
| Устройство | Корпус | Уровень скорости |
|---|---|---|
| Arria® V GZ | F780, F1152, F1517 | C3, C4, I3L, I4 |
| Arria® V SX/GX/ST/GT | F672, F896, F1152, F1517 | C4, C5, C6, I3, I5 |
Additional Resources
Explore more content related to Intel® FPGA devices such as development boards, intellectual property, support and more.
Support Resources
Resource center for training, documentation, downloads, tools and support options.
Development Boards
Intel® FPGA and its partners offer a large selection of development boards and hardware tools to accelerate the FPGA design process.
Intellectual Property
The Intel® FPGA IP portfolio covers a wide variety of applications with a combination of soft and hardened IP cores along with reference designs.
Design Tools
Explore our suite of software and development tools to assist hardware engineers and software developers when creating an FPGA design.
Contact Sales
Get in touch with sales for your Intel® FPGA product design and acceleration needs.
Ordering Codes
Decipher Intel® FPGA part numbers, including the significance of certain prefixes and package codes.
Where to Buy
Contact an Intel® Authorized Distributor today.