Intel® Stratix® 10 FPGAs & SoC FPGA

Intel® Stratix® 10 FPGAs and SoCs deliver innovative advantages in performance, power efficiency, density, and system integration. Featuring the revolutionary Intel® Hyperflex™ FPGA Architecture and built combining Intel's patented Embedded Multi-Die Interconnect Bridge (EMIB) technology, the Advanced Interface Bus (AIB), and a growing portfolio of chiplets, Intel® Stratix® 10 devices deliver up to 2X performance gains over previous-generation, high-performance FPGAs.1

See also: Intel® Stratix® 10 FPGAs Design SoftwareDesign StoreDownloads, Documentation, Community, and Support

Intel® Stratix® 10 FPGAs & SoC FPGA

Intel® Stratix® 10 SoC Block Diagram

HPS: Quad-core ARM* Cortex*-A53 Hard Processor System.
SDM: Secure Device Manager.
EMIB: Embedded Multi-Die Interconnect Bridge.

Feature

Description

Processor

Quad-core ARM* Cortex*–A53 MPCore* processor cluster up to 1.5 GHz

Coprocessors

Vector floating-point unit (VFPU) single and double precision, ARM* Neon* media processing engine for each processor

Level 1 Cache

32 KB L1 instruction cache with parity, 32 KB L1 data cache with error correction code (ECC)

Level 2 Cache

1 MB KB shared L2 cache with ECC

On-Chip Memory

256 KB on-chip RAM

System Memory Management Unit

System Memory Management Unit enables a unified memory model and extends hardware virtualization into peripherals implemented in the FPGA fabric

Cache Coherency Unit

Provides one-way (I/O) coherency that allows a CCU master to view the coherent memory of the ARM* Cortex*–A53 MPCore* CPUs

Direct Memory Access (DMA) Controller

8-channel direct memory access (DMA)

Ethernet Media Access Controller (EMAC)

3X 10/100/1000 EMAC with integrated DMA

USB On-The-Go Controller (OTG)

2X USB OTG with integrated DMA

UART Controller

2X UART 16550 compatible

Serial Peripheral Interface (SPI) Controller

4X SPI

I2C Controller

5X I2C

SD/SDIO/MMC Controller

1X eMMC 4.5 with DMA and CE-ATA support

NAND Flash Controller

1X ONFI 1.0 or later 8 and 16-bit support

General-Purpose I/O (GPIO)

Maximum 48 software-programmable GPIO

Timers 4X general-purpose timers, 4X watchdog timers
System Manager Contains memory-mapped control and status registers and logic to control system-level functions and other HPS modules
Reset Manager Resets signals based on reset requests from sources in the HPS and FPGA fabric, and software writing to the module reset control registers
Clock Manager Provides software-programmable clock control to configure all clocks generated in the HPS

Subscribe to the Intel® FPGA Newsletter

Do you want the latest info about Intel® FPGAs, Programmable Accelerators, and power solutions? Looking for hot tips on training and tools? Click here to subscribe to the Intel Inside Edge Monthly Newsletter.

Отправляя эту форму, вы подтверждаете свое совершеннолетие и соглашаетесь передать свою персональную информацию корпорации Intel для использования в связи с настоящим бизнес-запросом. Содержимое веб-сайтов и сообщений Intel регулируется Политикой конфиденциальности и Условиями использования.
Отправляя эту форму, вы подтверждаете свое совершеннолетие и соглашаетесь передать свою персональную информацию корпорации Intel для использования в связи с настоящим бизнес-запросом. Вы также соглашаетесь на подписку и получение актуальной информации о новейших технологиях Intel и отраслевых тенденциях по электронной почте и телефону. Вы можете отказаться от рассылок в любое время. Содержимое веб-сайтов и сообщений Intel регулируется Политикой конфиденциальности и Условиями использования.

Информация о продукте и производительности

1

Comparison based on Stratix® V vs. Intel® Stratix® 10 using Intel® Quartus® Prime Pro 16.1 Early Beta. Stratix® V Designs were optimized using 3 step optimization process of Hyper-Retiming, Hyper-Pipelining, and Hyper-Optimization in order to utilize Intel® Stratix® 10 architecture enhancements of distributed registers in core fabric. Designs were analyzed using Intel® Quartus® Prime Pro Fast Forward Compile performance exploration tool. For more details, refer to Intel® Hyperflex™ FPGA Architecture Overview White Paper: https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/wp/wp-01220-hyperflex-architecture-fpga-socs.pdf. Actual performance users will achieve varies based on level of design optimization applied. Tests measure performance of components on a particular test, in specific systems. Differences in hardware, software, or configuration will affect actual performance. Consult other sources of information to evaluate performance as you consider your purchase. For more complete information about performance and benchmark results, visit www.intel.ru/benchmarks.

2

По результатам внутренних оценок Intel
Тестирование производительности компонентов производится в рамках конкретного теста на определенных системах. Любые различия в программном, аппаратном обеспечении или конфигурации будут оказывать влияние на фактическую производительность. При принятии решения о приобретении ПК рекомендуется обращаться также к другим источникам информации о характеристиках. Для получения исчерпывающей информации о производительности и результатах эталонных тестов посетите веб-сайт по адресу www.intel.ru/benchmarks.
Для работы технологий Intel® может потребоваться оборудование, программное обеспечение или активация сервисов.
Ни один продукт или компонент не может обеспечить абсолютную защиту.
Результаты получены с помощью расчетов или прогнозов. Ваши расходы и результаты могут отличаться.
© Корпорация Intel. Intel, логотип Intel и другие товарные знаки Intel являются товарными знаками корпорации Intel или ее подразделений. Другие наименования и товарные знаки являются собственностью своих законных владельцев.