Центр поддержки IP интерфейсов внешней памяти

Добро пожаловать на страницу поддержки интерфейса внешней памяти (EMIF)! Здесь вы найдете информацию о Intel® Agilex™, Intel® Stratix® 10, Intel® Arria® 10 и Intel® Cyclone® 10 FPGA о том, как планировать, проектировать, внедрять и проверять интерфейсы внешней памяти. На этой странице также можно найти отладочные, обучающие и другие ресурсные материалы.

Эта страница настроена таким образом, чтобы провести вас через процесс проектирования от начала до конца.

Ресурсы поддержки, касающиеся других FPGA, выполните поиск по следующим ссылкам: Архив документации, Учебные курсы, Видео и веб-трансляции, Примеры проектирования, База знанийи Интерфейс внешней памяти.

Начало работы

1. Выбор устройства

Как выбрать устройство?

Доступны два инструмента, которые помогут вам выбрать FPGA Intel® в зависимости от ваших требований к памяти:

Как выбрать интеллектуальную собственность (IP) внешней памяти?

Чтобы узнать о различных доступных интеллектуальных свойствах памяти (ИС), обратитесь к следующей учебной программе онлайн-обучения:

2. Руководства пользователя и документация

Устройства Intel Agilex

Руководство пользователя EMIF IP

• Внешние интерфейсы памяти Intel Agilex FPGA IP Руководство пользователя

Пример проектирования Руководство пользователя

• Внешние интерфейсы памяти Intel Agilex FPGA IP Пример проектирования Руководство пользователя

Примечания к выпуску

• Внешние интерфейсы памяти Примечания по выпуску IP-ядра Intel Agilex FPGA

Файлы контактов

• Контакт устройства Intel Agilex и вывод адреса/команды EMIF

Устройства Intel Stratix 10

Руководство пользователя EMIF IP

• Внешние интерфейсы памяти Intel Stratix 10 FPGA IP Руководство пользователя

Пример проектирования Руководство пользователя

• Интерфейсы внешней памяти Intel Stratix 10 FPGA IP Пример руководства пользователя

Примечания к выпуску

• Внешние интерфейсы памяти Intel Stratix 10 FPGA IP Core Примечания к выпуску

Файлы контактов

• Контакты устройства Intel Stratix 10 и контакты адресов/команд EMIF

Устройства Intel Arria 10

Руководство пользователя EMIF IP

• Внешние интерфейсы памяти Intel Arria 10 FPGA IP Руководство пользователя

Пример проектирования Руководство пользователя

• Интерфейсы внешней памяти Intel Arria 10 FPGA IP Пример проектирования Руководство пользователя

Примечания к выпуску

• Примечания к выпуску IP-ядра Intel Arria 10 FPGA

Файлы контактов

• Контакты устройства Intel Arria 10 и контакты адресов/команд EMIF

Устройства Intel Cyclone 10

Руководство пользователя EMIF IP

• Внешние интерфейсы памяти Intel Cyclone 10 GX FPGA IP Руководство пользователя

Пример проектирования Руководство пользователя

• Внешние интерфейсы памяти Intel Cyclone 10 GX FPGA IP Пример проектирования Руководство пользователя

Примечания к выпуску

• Внешние интерфейсы памяти Примечания по выпуску IP-ядра Intel Cyclone 10 FPGA

Файлы контактов

• Контакты устройства Intel Cyclone 10 и контакты адресов/команд EMIF

Intel FPGA PHY Lite

• PHY Lite для параллельных интерфейсов Руководство пользователя Intel FPGA IP Core

Intel FPGA HBM2 Руководство пользователя

• Интерфейс памяти с высокой пропускной способностью (HBM2) Intel FPGA IP Руководство пользователя

3. Генерация IP-адресов EMIF

Где найти информацию об ИС ИС ИСЧ?

Для получения информации об интеллектуальной собственности (IP) интерфейса внешней памяти (EMIF) обратитесь к следующим руководствам пользователя IP интерфейсов внешней памяти:

• Пожалуйста, обратитесь к разделу «Руководства пользователя»

Как создать IP-адрес EMIF?

Для получения подробной информации о параметрах интеллектуальной собственности (IP) интерфейса внешней памяти (EMIF) обратитесь к следующим разделам, относящимся к конкретным протоколам, в следующих руководствах пользователя EMIF IP:

Примечание: Для получения дополнительной информации о «Как мне генерировать IP», обратитесь к разделам «Руководство пользователя» и «Учебный курс и видео».

Как выполнить функциональное моделирование?

Для получения подробной информации о моделировании интеллектуальной собственности (IP) интерфейса внешней памяти (EMIF) обратитесь к следующему разделу Руководства пользователя EMIF IP:

• Intel Agilex имитирует IP-адрес памяти
• Intel Stratix 10 имитирует IP-адрес памяти
• Intel Stratix 10 MX, имитирующий HBM2 IP
• Intel Arria 10 имитирует IP-адрес памяти
• Intel Cyclone 10 имитирует IP-адрес памяти

Инструкции по созданию примера проектирования моделирования EMIF и выполнению моделирования с помощью программного обеспечения моделирования ModelSim*-Intel FPGA см. в следующих разделах Руководства пользователя EMIF IP Design Example:

• Intel Agilex создает пример проектирования EMIF для моделирования
• Intel Stratix 10 создает пример проектирования EMIF для моделирования
• Intel Arria 10 создает пример проектирования EMIF для моделирования
• Intel Cyclone 10 генерирует пример проектирования ЭМИС для моделирования

Для получения информации о том, как проверить конструкцию EMIF, обратитесь к разделу «Учебные курсы и видео» курса «Проверка IP-адресов интерфейсов памяти».

Где найти информацию о ресурсах FPGA и размещении контактов?

Подробные сведения о контактах интерфейса внешней памяти (EMIF) см. в следующих разделах, посвященных протоколу, в следующих руководствах пользователя EMIF по интеллектуальной собственности (IP):

Для упрощенного размещения ввода-вывода обратитесь к Планировщику интерфейсов для простого в использовании инструмента перетаскивания, доступного в программном обеспечении Intel Quartus Prime Pro Edition для Intel Arria 10 и Intel Stratix 10 FPGAs. Обратитесь к следующим видео для получения информации о том, как использовать Планировщик интерфейса и его преимущества:

• Планировщик интерфейса для EMIF Видео (Часть 1)
• Планировщик интерфейса для EMIF Видео (Часть 2)

Дополнительные сведения о планировщике интерфейса для назначений местоположения ресурсов см. в следующей учебной программе онлайн-обучения:

Дополнительные ресурсы

Что такое пинг-понг PHY?

Ping Pong PHY позволяет двум интерфейсам памяти совместно использовать шины Address и Command. Это поддерживается для протоколов DDR3 и DDR4, а также для FPGAs Stratix® V, Intel Arria 10 и Intel Stratix 10. Обратитесь к следующему видео для получения информации о концепции Ping Pong PHY, его преимуществах и анализе результатов моделирования:

• DDR4 Пинг-понг PHY Видео

Где я могу найти информацию о PHYLite?

ThePHYLite IP позволяет создавать пользовательские блоки PHY интерфейса памяти для FPGA Intel Arria 10 и Intel Stratix 10. Для получения подробной информации о PHYLite IP, обратитесь к следующему руководству пользователя:

• PHYLite для параллельных интерфейсов IP Core Руководство пользователя

Подробную информацию о том, как правильно назначать схемы контактов для PHYLite на основе различных размеров групп DQ/DQS, см. в следующем видео:

• Видео по размещению контактов в группе PHYLite (Примечание. Видео также применимо к устройствам Intel Stratix 10.)

PHYLite IP поддерживает множество различных стандартов ввода-вывода и значений терминации на входных и выходных буферах для FPG Intel Arria 10 и Intel Stratix 10. Обратитесь к следующему видео для получения информации о том, как создать блок ON-Chip-Termination (OCT) и как связать его с завершенным буфером ввода-вывода в PHYLite IP:

• Oct Блок для PHYLite видео

4. Проектирование и моделирование плат

Где я могу найти информацию о компоновке и дизайне платы?

Подробную информацию о компоновке и проектировании системной платы ИНТЕРФЕЙСА ВНЕШНЕЙ ПАМЯТИ (EMIF) см. в следующих разделах, посвященных протоколу, в следующих руководствах пользователя EMIF Intellectual Property (IP):

Как выполнить моделирование платы/канала?

Для получения информации об измерении межсимволочных помех записи и чтения (ISI) и перекрестных помех, упорядочении контактов команд, адресов, управления и данных, а также ограничений размещения банка ввода-вывода обратитесь к следующим рекомендациям:

• Руководство по моделированию каналов устройств Intel Arria 10
• Расчет потерь каналов из руководства по моделированию DDRx (Примечание: Рекомендации по каналам Intel Arria 10 также применимы к устройствам Intel Stratix 10)

Как рассчитать перекос доски и потерю канала?

Доступны два инструмента, которые помогут вам рассчитать перекос платы и потерю канала:

Где я могу найти информацию о сроках закрытия?

Для получения информации о временном закрытии интерфейса внешней памяти (EMIF) обратитесь к следующему разделу Руководства пользователя EMIF по интеллектуальной собственности (IP):

• Intel Agilex EMIF IP тайминг закрытие
• Закрытие синхронизации IP-адресов Intel Stratix 10 EMIF
• Intel Arria 10 EMIF IP тайминг Закрытие
• Intel Cyclone 10 EMIF IP тайминг закрытие

5. Отладка

Как отладить дизайн интерфейса внешней памяти?

Для получения информации об отладке интеллектуальной собственности (IP) интерфейса внешней памяти (EMIF) обратитесь к следующему разделу Руководства пользователя EMIF IP:

• Отладка INTEL Agilex EMIF IP
• Отладка IP-адресов Intel Stratix 10 EMIF
• Отладка IP-адресов Intel Arria 10 EMIF
• Intel Cyclone 10 EMIF IP отладка

Основным инструментом, доступным для отладки, является EMIF Debug Toolkit:

Как использовать набор средств отладки EMIF?

Пошаговые инструкции по последовательному подключению нескольких интерфейсов памяти для совместимости с EMIF Debug Toolkit см. в следующем руководстве пользователя:

• Руководство по отладке нескольких интерфейсов памяти

Функция чтения/записи 2-D eye diagram, доступная в EMIF Debug Toolkit, создает диаграммы глаз для чтения и записи для каждого контакта данных. Обратитесь к следующему видео для получения информации о важных параметрах опорного напряжения в процессе генерации EMIF IP и о том, как использовать функцию 2-D Eye Diagram:

• 2-D диаграмма глаз Видео

Генератор трафика 2.0 позволяет тестировать и отлаживать интерфейс внешней памяти с помощью настраиваемых шаблонов трафика и тестов. Обратитесь к следующему руководству и видео для получения подробной информации о том, как использовать функцию Traffic Generator 2.0:

• Руководство по генератору трафика 2.0
• Генератор трафика 2.0 Видео (скоро)

Функция «Маржинирование драйверов» позволяет захватывать данные о маржинальности для чтения и записи на пин-код во время трафика в пользовательском режиме. Обратитесь к следующим видеороликам для получения информации о различиях между маржированием драйвера и калибровочным полем, а также инструкций по использованию функции «Маржинирование драйвера»:

• Видео о маржинировках драйверов (Часть 1)
• Видео о маржинальности драйвера (Часть 2)

Сведения об отладке конструкции EMIF см. в следующем учебном онлайн-учебном курсе:

Где можно найти информацию об оптимизации производительности контроллера?

Для получения информации о производительности и эффективности контроллера обратитесь к следующему разделу Руководства пользователя по интеллектуальной собственности (IP) интерфейсов внешней памяти (EMIF):

• Intel Agilex оптимизирует производительность контроллера
• Intel Stratix 10 Оптимизирует производительность контроллера
• Производительность контроллера Intel Stratix 10 HBM2
• Intel Arria 10 Оптимизирует производительность контроллера
• Intel Cyclone 10 оптимизирует производительность контроллера

Как узнать об известных проблемах, связанных с EMIF?

Для получения информации о текущих и известных проблемах, связанных с ИС ИС, обратитесь к базе знаний:

• База знаний для устройств Intel Agilex
• База знаний для устройств Intel Stratix 10
• База знаний для устройств Intel Arria 10
• База знаний для устройств Intel Cyclone 10

6. Учебные курсы и видео

Учебные курсы

Устройство Intel Agilex

• Введение в интерфейсы памяти в устройствах Intel Agilex
• Интеграция интерфейсов памяти в устройства Intel Agilex
• Проверка интерфейсов памяти в устройствах Intel Agilex
• Отладка интерфейсов памяти на кристалле в устройствах Intel Agilex

Устройства Intel Arria 10 и Intel Stratix 10

• Введение в IP-интерфейсы памяти в устройствах Intel Arria 10 и Intel Stratix 10
• Интеграция IP-интерфейсов памяти в устройства Intel Arria 10 amd Intel Stratix 10
• Проверка IP-адресов интерфейсов памяти в устройствах Intel Arria 10 и Intel Stratix 10
• Отладка IP интерфейсов памяти в устройствах Intel Arria 10 и Intel Stratix 10
• Проверка IP-адреса интерфейсов памяти в устройствах Intel Arria 10
• Интерфейсы памяти с высокой пропускной способностью (HBM2) в устройствах Intel Stratix 10 MX: реализация

Видео

• DDR4 Ping-Pong Phy (Поддерживаются устройства Stratix V, Intel Arria 10 и Intel Stratix 10)
  
• Представляем конструктор платформ BluePrint для проектирования интерфейсов внешней памяти, часть 1 из 2
• Представляем конструктор платформ BluePrint для проектирования интерфейсов внешней памяти, часть 2 из 2
• Как реализовать деспон в дизайне интерфейса внешней памяти в Intel Stratix 10 и Intel Arria 10
• Синхронизация платы для Intel Arria 10 EMIF IP
• Реализация переохлаждения в интерфейсе внешней памяти Intel Arria 10
• Автоматическая проверка рекомендаций по компоновке системных плат интерфейсов внешней памяти Intel® FPGA
• Как создать RLDRAM3 EMIF design для Intel Arria 10 Development Kit и проверить состояние калибровки с помощью emif Toolkit
• Набор инструментов для интерфейса внешней памяти Intel Arria 10
• Пример генератора трафика Intel Arria 10 EMIF
• Использование процессора Soft Nios® для отладки интерфейсов внешней памяти Intel Arria 10

Остались вопросы?

Рекомендуемая литература

Для получения информации об интеллектуальной собственности (IP) интерфейса внешней памяти (EMIF) обратитесь к следующим руководствам пользователя EMIF IP:

• Руководство пользователя интерфейсов внешней памяти Intel Stratix 10 IP
• Intel Stratix 10 MX HBM2 IP Руководство пользователя
• Руководство пользователя интерфейсов внешней памяти Intel Arria 10 IP
• Руководство пользователя интерфейсов внешней памяти Intel Cyclone 10 IP
• PHY Lite для параллельных интерфейсов Intel® FPGA IP Core Руководство пользователя

Рекомендуемое обучение

Учебные курсы по внешним интерфейсам памяти см. в следующих учебных каталогах:

• Каталог курсов
• Каталог устаревших курсов